先进封装行业深度报告：算力浪潮奔涌不息，先进封装乘势而上

今日快讯 2025年11月06日 00:34 0 aa

（报告出品方/作者：中国平安，杨钟、詹小瑁）

第一章智算需求蓬勃而起，封装环节如日方升

AI驱动芯片需求跃迁，先进封装迎来高光时刻

DeepSeek-V3.1技术架构升级，中国智能算力保持高速增长。2024年以来，互联网大厂加速布局推理大模型，同时DeepSeek的突破大幅降低了应用端门槛，Agent技术和产品日趋成熟，中国智能算力保持高速增长。据IDC《2025年中国人工智能计算力发展评估报告》数据，2024年中国智能算力规模达 725.3EFLOPS，同比增长74.1%，增幅是同期通用算力增幅(20.6%)的3倍以上。未来两年，中国智能算力仍将保持高速增长，2025年中国智能算力规模将达到1,037.3 EFLOPS，较2024年增长43%；2026年，中国智能算力规模将达到1,460.3 EFLOPS，为2024年的两倍。

随着AI应用场景不断拓展，中国大模型企业级市场明显增长。据FROST&SULLIVAN《2025中国GenAI市场洞察》数据显示，2025年上半年，我国企业级大模型市场日均调用量已达10万亿tokens，较2024年下半年的2.2亿tokens实现约363%的增长，呈现出显著放量态势。这一跃升不仅意味着市场需求的全面释放和持续攀升，也伴随着算力与存储等基础资源消耗的显著增加，更清晰地表明大模型正快速走出试点验证期，进入规模化落地的新阶段。

AI与高性能运算成为半导体市场增长的强劲驱动力。此前台积电发布的25Q2业绩亮眼，营收与净利润均实现同环比高增长，特别是得益于AI应用领域对半导体需求的激增，台积电净利润已连续第五个季度实现两位数增长。黄仁昭表示，台积电2025年第二季的业绩就是受益于持续强劲的AI和高性计算（ HPC）相关需求，展望后续，市场对先进制程技术的强大需求，将继续支持台积电的业绩表现。从产能利用率来看，在高性能计算需求驱动下，国内两大晶圆代工厂的稼动率在2025年持续攀升，2025年Q2，华虹半导体综合产能利用率为108.30%，中芯国际8英寸晶圆利用率为92.50%。

在算力需求的持续推动下，AI芯片市场规模与占比不断增长。根据TrendForce 的预计，从AI芯片在整个先进工艺中的产能占比来看，2022年的占比仅有 2%，2024年预计将会达到4%，预计到2027年占比将会达到7%，其对整个晶圆代工产业的产值贡献正在快速增长。据弗若斯特沙利文预测，中国AI芯片市场规模将从2024年的1425.37亿元激增至2029年的1.34万亿元，2025-2029年年均复合增长率53.7%。

AI芯片可通过先进封装技术实现高集成、小面积、低功耗要求，先进封装受益于AI浪潮快速发展。为满足AI大模型对算力的需求，并突破传统芯片面临的“存储墙”、“面积墙”和“功耗墙”等瓶颈，先进封装通过高密度集成，成为提升芯片性能的关键路径。先进封装主要通过Bump、RDL、TSV等工艺及技术，实现电气延伸、提高单位体积性能，助力芯片集成度和效能的进一步提升。例如HBM与GPU通过2.5D封装技术集成，成功打破了“存储墙”；HBM 利用3D堆叠和TSV技术，显著缩短了数据传输距离和功耗。

AI芯片需求井喷，先进封装供不应求。据《科创板日报》报道，在6月6日的台积电股东常会上，公司表示AI订单需求突然增加，先进封装需求远大于现有产能，公司被迫紧急增加产能。英伟达等HPC客户订单旺盛，客户要求台积电扩充CoWoS产能，导致台积电先进封装CoWoS产能吃紧，缺口高达一至二成。面对产能缺口，台积电正积极扩产以应对新一轮需求浪潮。根据半导体产业纵横数据，目前台积电的CoWoS封装产能大概在每月3.5万片晶圆，约占总收入的7%到9%，到2026年末，月产能将进一步扩大至超过每月9万片晶圆，2022-2026年台积电CoWoS封装产能大概以50%的复合年增长率增长。

先进封装快速扩容，国产群雄奋楫争先

在AI大模型、数据中心、智能驾驶、高端消费电子设备、创新性终端等的强势需求下，全球先进封装产业正迎来前所未有的发展机遇。目前，从凸块、重布线层等基础互连工艺出发，逐步扩展至倒装芯片、晶圆级封装以及2.5D/3D立体堆叠等先进方案，已构建起涵盖异构集成与高密度互连的全方位技术架构。根据Yole数据，全球先进封装市场规模将从2024年的461亿美元大幅跃升至2030年的791亿美元，展现出强劲的增长动能。在众多技术路径中， 2.5/3D封装技术将以21.71%的复合年增长率（2023-2029）快速发展，成为推动整个行业技术迭代升级的核心引擎。

2024年，国家集成电路产业基金二期加码封测环节，重点扶持28nm以下先进封装项目，税收优惠覆盖企业研发投入的20%。中国封测市场正从“规模扩张 ”转向“技术-生态综合竞争”，先进封装与高端测试成为穿越周期的核心抓手，政策与需求共振下，国产化替代窗口期已全面开启。据深圳市电子信息产业联合会数据，2015-2024年，中国芯片封装测试市场规模由1,384亿元增长至3,701亿元，年复合增长率为11.5%。

第二章封装路径百花齐放，新兴方案迭出不穷

先进封装快速迭代，层级封装技术并进

在终端需求和芯片制程不断严谨的背景下，先进封装技术也在不断延伸和迭代中。目前先进封装的主要特征包括：从封装元件概念演变为封装系统、平面封装（MCM）向立体封装（3D）发展、倒装/TSV硅通孔/混合键合成为主要键合方式等。

整体来看，不管是单芯片（芯片级封装）内部的工艺优化、还是多芯片（系统级封装）协同和堆叠集成上，先进封装都在快速发展中，其主要的发展趋势有两个方向：（1）小型化：从平面封装向2.5D/3D立体封装的转变，控制封装体厚度能够更好地适配便携设备微型化的需求；（2）高集成：通过三维堆叠和异构集成等技术，能够将多个芯片或不同功能的器件集成在一个封装体内，提高集成度和数据传输速度。

单芯片精益求精，FC与WLP构筑性能基石

随着集成电路技术不断演进，对封装尺寸、集成密度以及信号传输速度的要求日益严苛，传统BGA封装技术逐渐显露出其局限性；芯片级封装（CSP）通过对封装尺寸的追求，以及在封装材料和工艺上的创新，成功实现了封装技术的小型化、高效化和低成本化。CSP封装中最具代表性的封装工艺有倒装键合技术和晶圆级封装技术。

倒装键合技术（Flip Chip）：简化引线键合，提升传输速度。传统的引线键合方式，芯片通过金属线键合与基板连接，此种封装工艺封装出的芯片面积较大，逐渐不能满足智能设备的小型化需求。倒装芯片工艺是在I/O底板上沉积锡铅球，将芯片翻转加热，利用熔融锡铅球与陶瓷机板相结合来替换传统打线键合。倒装将裸片面朝下，将整个芯片面积与基板直接连接，省掉互联引线，具备更好的电气性能。倒装芯片封装使得互联距离缩短至微米级，电阻降低90%，支持更高频率和功率密度。

多芯片集成突破，互联技术驱动2.5D/3D/Chiplet革新

Bumping是一种先进的晶圆级工艺技术，在将晶圆切成单个芯片之前，在晶圆上形成由焊料制成的“凸点”或“球”。这些“凸块”可以由共晶、无铅、高铅材料或晶圆上的铜柱组成，是将芯片和基板连接在一起的基本互连组件。这些凸点不仅提供了芯片和基板之间的连接路径，而且对倒装芯片封装的电气、机械和热性能也起着重要作用。在晶圆凸点制作中，金属沉积占到全部成本的50%以上。

Bumping的工艺流程包括晶圆准备、凸点形成、芯片接合以及封装测试。在凸点形成中，需要在晶圆表面通过物理气相沉积（PVD）或化学气相沉积（ CVD）等技术，沉积一层金属膜，如铜、镍、锡等。这一步骤被称为金属化，为后续形成焊点做准备。接下来通过在金属化层上涂覆光刻胶，然后通过光刻曝光、显影等步骤，形成光刻图形，即将焊球位置的图形暴露出来。最后使用酸性或碱性溶液对未被光刻保护的金属层进行蚀刻，并通过电镀或其他方法，沉积焊球材料（通常是锡合金）来形成微小的焊球。

3D Fabric台积电引领方案，CoWoS性能优异

CoWoS是台积电的2.5D、3D封装技术，可分成CoW和WoS。CoW（Chip-on-Wafer）是芯片堆叠，WoS（Wafer-on-Substrate）则是将芯片堆叠在基板上， CoWoS（Chip-on-Wafer-on-Substrate）则是把芯片堆叠起来，再封装于基板上，最终形成2.5D、3D的形态，可节省芯片的空间，同时减少功耗和成本。

InFO：集成扇出型晶圆级封装是一种晶圆级系统集成技术平台，具有高密度 RDL（再分布层）和 TIV（通过InFO通孔）以实现高密度互连和性能。相较于在硅晶圆中间布线做连接的CoWoS技术，InFO封装把硅中介层换成了polyamide film材料，从而降低了单位成本和封装高度。这也是InFO技术在移动应用和HPC市场成功的重要原因。

台积电的 SoIC 技术采用 TSV、HB 等技术，可以实现10μm 以下互连间距的高密度3D集成，并具有较高的带宽、较低的功耗以及优异的电源与信号完整性。相比同等的DIP封装，SoIC能够减少约30%-50%的空间和70%左右的厚度；这意味着在 10纳米以下的制程，使用SoIC技术封装的芯片能在接近相同的体积里，增加双倍以上的性能。第四代SoIC技术的互连节距可以小至3μm，第五代技术有望减小至 2μm。另外，台积电也提出了更高互连密度的SoIC-UHD技术，有望将互连节距降低至0.9μm。

下一代技术方案快速推进，拓宽应用边界

近日，英伟达对CoWoS进行升级改造，直接砍掉CoWoS的封装基板和BGA焊球，推出了CoWoP（Chip-on-Waferon-PCB）技术。CoWoP结构简化，信号路径最短，因此可缩短约40%的信号传输路径。同时具有信号完整性提升、降低PCB热膨胀系数、改善电迁移等优势。目前， CoWoP技术已在2025年7月被列入称为GB100的内部测试平台中，预计2026年10月在GR150平台上，实现CoWoS与 CoWoP并行封装策略。

第三章投资分析

长电科技：全球领先封测服务商

技术实力雄厚，创新能力持续增强。长电科技是全球领先的集成电路制造与技术服务提供商。公司拥有业界领先且全面的芯片成品制造技术体系，技术覆盖范围包括晶圆级封装（WLP）、2.5D/3D封装、系统级封装（SiP）、倒装芯片封装、引线键合封装及传统封装先进化解决方案，产品广泛应用于人工智能、汽车电子、高密度存储等前沿领域。 2025年上半年，公司持续加大研发投入力度，在玻璃基板、CPO光电共封装、大尺寸FCBGA等关键技术上实现突破性进展，并重点发展存储、光通讯、可穿戴设备等成长型应用市场的创新封装技术。

通富微电：国内集成电路封装领域领先者

业务领域广覆盖，生产制造全球化。通富微电是国内集成电路封装测试一站式服务提供商。通富微电业务与技术覆盖广泛。通富微电不仅提供涵盖封装、成品测试及系统级测试的一站式服务，且业务全面涵盖网络通信、移动终端、人工智能和汽车电子等多个关键领域。此外，通富微电在南通、合肥、厦门、苏州、马来西亚槟城布局九大生产基地，在全球拥有超两万名员工。

通富微电拥有丰富的封装类型和优秀的封装测试能力。通富微电封装业务类型包括框架类（如HPV/QFN-DFN/LQFP等）、基板类（如WBBGA/FCBGA/FCCSP等）和圆片类封装（如WLP/FO等），以及 COG、COF和SIP等。此外，通富微电还拥有7nm wafer node 、三温测试以及Strip test等领先的产品封装测试能力。2025年上半年，公司在大尺寸FCBGA开发方面取得重要进展，其中大尺寸 FCBGA已开发进入量产阶段，超大尺寸FCBGA已预研完成并进入正式工程考核阶段；此外，公司在光电合封（CPO）领域的技术研发取得突破性进展，相关产品已通过初步可靠性测试。

晶方科技：晶圆级封装技术的领先者，车规CIS优势凸显

晶方科技拥有多样化的先进封装技术，聚焦传感器领域的封装测试业务，是全球晶圆级芯片尺寸封装服务的主要提供者与技术引领者。公司具备晶圆级到芯片级的一站式综合封装服务能力，拥有8英寸、12英寸晶圆级芯片尺寸封装技术规模量产封装线。封装的产品主要包括CIS芯片、生物身份识别芯片、MEMS芯片、RF芯片等，广泛应用在汽车电子、安防监控数码、智能手机等市场领域。

此外，公司不断提升光学器件业务技术与制造能力，通过并购及业务技术整合，有效拓展微型光学器件的设计、研发与制造业务，并拥有一站式的光学器件设计与研发，完整的晶圆级光学微型器件核心制造能力。